プロセッサの命令実行サイクルにおいて、主記憶や命令キャッシュからフェッチ（取出し）された機械語命令は、一時的に「命令レジスタ（Instruction Register）」に格納されます。その後、命令デコーダ（解読器）に送られて命令コードの解読が行われ、各種演算器やレジスタへの制御信号が生成されます。したがって、 　a　 に該当する構成要素は「命令レジスタ」です。 アキュムレータ（累算器）は、ALU（算術論理演算器）での演算対象データや演算結果を一時保持するデータレジスタです。 データキャッシュは、主記憶へのメモリアクセスを高速化するためにデータ（オペランド）を一時保持する高速メモリです。 プログラムレジスタ（プログラムカウンタ）は、次にフェッチ・実行すべき命令が格納されている主記憶のアドレスを保持するレジスタです。