クロックゲーティングによるダイナミック消費電力（動的電力）削減技術

CMOS集積回路における動的（ダイナミック）消費電力 $P_{\text{dynamic}}$ は、負荷容量 $C$、電源電圧 $V$、動作周波数（クロック周波数）$f$、及び活性化率 $\alpha$ を用いて次式で表されます。 $$P_{\text{dynamic}} = \alpha \cdot C \cdot V^2 \cdot f$$ クロック信号がトグル（反転）するたびに、配線やフリップフロップ内の寄生容量の充放電電流が消費されます。したがって、現在動作していない不要な機能ブロックやレジスタ群への クロック供給を論理ゲートで停止（クロックゲーティング: Clock Gating） することにより、スイッチング動作をなくして動的消費電力を大幅に削減できます。したがって、正解は エ です。 ア: トランジスタのしきい値電圧（$V_{th}$）を低くすると、スイッチング速度は速くなりますが、オフ時の静的リーク電流（サブスレッショルドリーク）が指数関数的に増大して消費電力が増加します。 イ: 動的消費電力は電源電圧の 2乗に「比例」します。電圧を低くするほど劇的に低消費電力化されます。 ウ: パワーゲーティングは休止中の回路ブロックへの電源供給そのものを遮断する技術であり、「静的リーク電流」をほぼゼロに抑えるための最重要技術です。

組込みシステムに適用される CPU の低消費電力化技術に関する説明として，適切なものはどれか。

出典令和3年度 秋期 エンベデッドシステムスペシャリスト試験 午前Ⅱ 問14
ア
トランジスタのしきい値電圧を低くすることによって，回路の動作は遅くなるがリーク電流が抑えられるので，低消費電力になる。
イ
トランジスタの消費電力は電源電圧の 2乗に反比例するので，電圧を高くすることによって低消費電力になる。
ウ
パワーゲーティングを用いることによって，ダイナミックな消費電力は少なくなるが，リーク電流に起因する消費電力は抑えることができない。
エ
レジスタに供給するクロックがダイナミックな消費電力を増加させる要因の一つなので，不要なブロックへのクロックの供給を止めることによって低消費電力になる。