同期式設計

同期式設計は、回路のすべての記憶素子が、共通のクロックに合わせて一斉に状態を変えるように設計する方法です。

■ 試験で押さえるポイント

• 動作が予測しやすく、設計や検証が簡単です。

• 最も遅い部分に合わせてクロックの速さが決まります。

■ 過去問での着眼点

現在のデジタル回路の主流の方法である点を押さえます。

例: CPUの各部分が、同じクロックの立上りで一斉に値を更新します。